Tesis doctoral de Teresa Riesgo Alcaide
Esta tesis doctoral se enmarca dentro de las tecnicas de diseño de circuitos integrados, basadas en la utilizacion de lenguajes de descripcion hardware y sintesis automatica. Estas metodologías de diseño (denominadas top-down) han permitido el desarrollo de circuitos muy complejos en tiempos de diseño cortos. Existen, sin embargo, algunos puntos por desarrollar en estos entornos, especialmente en las tareas relacionadas con el test y la validacion funcional. en esta tesis se propone un metodo de estimacion de la cobertura de fallos desde descripciones vhdl previas a la sintesis del circuito. Con ello se permite que el diseñador pueda acoplar las tareas de diseño del circuito y desarrollo del test en la fase de diseño de la arquitectura y no posponer este ultimo a la fase de diseño logico. El metodo propuesto se basa en un modelo de fallo para descripciones vhdl sintetizables, definido de forma que represente fielmente los fallos de nivel logico. Este modelo de fallo se ha evaluado con un conjunto de ejemplos, con los que se ha estudiado la influencia de la sintesis del circuito, y se han cuantificado los errores cometidos en la estimacion. Los resultados muestran la validez del metodo y sus limitaciones, especialmente en aquellos circuitos que contienen grandes bloques de logica combinacional. en los aspectos relacionados con la validacion funcional, se propone un metodo para medir la calidad de los procesos de validacion basados en simulacion. Con el metodo propuesto, se puede obtener una medida objetiva y precisa de la calidad asi como una indicacion de la necesidad de completar el proceso de validacion. El metodo se basa en un modelo de error, definido como perturbacion del codigo vhdl que representa el diseño, y la medida de calidad se denomina cobertura de error. Con un conjunto de ejemplos se ha demostrado la viabilidad del metodo, desarrollandose un simulador de errores. Se ha comprobado que un conjunto de vecto
Datos académicos de la tesis doctoral «Modelado de fallos y estimacion de los procesos de validacion funcional de circuitos digitales descritos en vhdl sintetizables.«
- Título de la tesis: Modelado de fallos y estimacion de los procesos de validacion funcional de circuitos digitales descritos en vhdl sintetizables.
- Autor: Teresa Riesgo Alcaide
- Universidad: Politécnica de Madrid
- Fecha de lectura de la tesis: 01/01/1996
Dirección y tribunal
- Director de la tesis
- Javier Uceda Antolin
- Tribunal
- Presidente del tribunal: Fernando Aldana Mayor
- Joan Figueras Pí mies (vocal)
- Salvador Bracho Del Pino (vocal)
- Leopoldo Garcia Franquelo (vocal)