Tesis doctoral de Marta Portela Garcia
Este trabajo de tesis doctoral presenta nuevas técnicas de inyección de fallos transitorios en elementos de memoria, que permiten la evaluación del comportamiento de los complejos circuitos digitales actuales en presencia de fallos seu (single event upset). Se propone y desarrolla un entorno de inyección basado en emulación con fpga, en el que las tareas relacionadas con la inyección se realizan desde la plataforma hardware de emulación para acelerar el proceso de inyección de fallos. Este entorno de inyección se aplica en la evaluación de la tolerancia a fallos tipo seu de distintos componentes de los sistemas integrados actuales, socs (system on chip). En primer lugar, se presenta una técnica de inyección de fallos basada en la emulación de fallos con fpga, que permite evaluar un circuito digital cuando se dispone de su descripción en un lenguaje de alto nivel, como vhdl. Por otro lado, se propone una solución para la inyección de fallos en circuitos microprocesadores sobre un componente comercial. Esta técnica se basa en el uso de las infraestructuras de depuración integradas en el propio microprocesador (ocd, on-chip debugger), para acceder a sus recursos internos (memorias y registros).
Datos académicos de la tesis doctoral «Tecnicas de inyeccion de fallos basadas en fpgas para la evaluacion de la tolerancia a fallos de tipo seu en circuitos digitales«
- Título de la tesis: Tecnicas de inyeccion de fallos basadas en fpgas para la evaluacion de la tolerancia a fallos de tipo seu en circuitos digitales
- Autor: Marta Portela Garcia
- Universidad: Carlos III de Madrid
- Fecha de lectura de la tesis: 13/12/2007
Dirección y tribunal
- Director de la tesis
- Celia Lopez Ongil
- Tribunal
- Presidente del tribunal: Javier Uceda Antolin
- Antonio Jesús Torralba Silgado (vocal)
- Matteo Sonza Reorda (vocal)
- Jaume Segura Fuster (vocal)