Tesis doctoral de José Manuel Colmenar Verdugo
Null esta tesis se dedica al estudio e implementación de una herramienta capaz de evaluar el rendimiento de un procesador superescalar asíncrono de propósito general a través de la simulación, a nivel arquitectónico, del comportamiento dinámico de una mic roarquitectura donde los tiempos de cómputo de sus componentes sean variables. Para conseguir este objetivo se han cumplido una serie de objetivos secundarios cuyas principales aportaciones se explican a continuación. se ha propuesto y verificado un a metodología de caracterización de tiempos de cómputo variables basada en la utilización de funciones de distribución de probabilidad (fdps). Esta metodología, apoyada en conceptos estadísticos, parte de una muestra de retardos y obtiene como result ado una fdp suficientemente representativa. se ha creado un modelo genérico para caracterizar la latencia de un circuito. Según el modelo, la latencia se obtiene como resultado de la agregación de tres factores: tiempo de cómputo, espera debida a la disponibilidad del circuito receptor, y tiempo de protocolo. El modelo permite caracterizar circuitos síncronos, asíncronos y mixtos como gals ó lags. se ha propuesto una microarquitectura superescalar asíncrona de 64 bits con predicción de saltos y ejecución dinámica de instrucciones. La microarquitectura se divide en doce dominios de sincronización que se agrupan en cinco etapas: fetch, issue, exec, write-back y commit. Cada dominio puede disponer de una temporización independiente del resto . se ha desarrollado y validado sim-async, un nuevo simulador arquitectónico basado en simplescalar que modela la microarquitectura anteriormente descrita, separando su funcionalidad de su temporización. El simulador adopta la caracterización genéri ca de la latencia que se ha propuesto, utilizando fdps para describir la variabilidad en el tiempo de cómputo. Tanto la configuración general como la descripción de las funciones de distribución se realiza a través de archivos xml. utilizando el sim ulador se ha realizado un estudio comparativo entre las configuraciones síncrona y asíncrona de la microarquitectura, obteniendo un speedup de 1,12 a favor de la configuración asíncrona para los spec2000. se ha propuesto además una variación en la m icroarquitectura donde el acceso a la cache de datos se realiza de manera asíncrona, aprovechando así la latencia variable de las operaciones de lectura. El resultado es una microarquitectura parcialmente asíncrona (partially asynchronous microproces
Datos académicos de la tesis doctoral «Estudio e implementación de un simulador para evaluar el rendimiento de microarquitecturas asíncronas.«
- Título de la tesis: Estudio e implementación de un simulador para evaluar el rendimiento de microarquitecturas asíncronas.
- Autor: José Manuel Colmenar Verdugo
- Universidad: Complutense de Madrid
- Fecha de lectura de la tesis: 07/11/2008
Dirección y tribunal
- Director de la tesis
- Antonio Oscar Garnica Alcazar
- Tribunal
- Presidente del tribunal: Luis (secretario) Piñuel moreno
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