Tesis doctoral de Celia Lopez Ongil
En esta tesis se plantea, como objetivo, obtener la máxima calidad en el banco de pruebas para circuitos digitales descritos mediante vhdl sintetizable, equivalente al nivel de transferencia de registros(rtl). En este nivel se aplica el concepto de modelo de error, que representa los errores que puede cometer el diseñador durante la descripción del circuito. Este modelo, ya propuesto y validado por otros autores, se aplica a las descripciones vhdl, para determinar si los estimulos funcionales son capaces de detectar los errores de diseño. Los bancos de prueba que sean capaces de detectar los errores del modelo vhdl tendran buena calidad, siempre que el modelo de error represente fielmente los errores de diseño. En esta tesis, el modelo de error inicial ha sufrido un proceso de formalización para que pueda utilizarse con todo tipo de descripciones vhdl sintetizables. asimismo, se propone un metodo para medir la calidad de su banco de pruebas. el metodo propuesto se apoya en dos pilares fundamentales, que son el modelo de error y la simulacion de errores. La simulación de errores compara el comportamiento de diseño original con copias de este, que contienen errores insertados. Cuando el comportamiento del diseño original y de las copias erroneas es diferente, y visible en las salidas del circuito, los errores insertados se detectan. Con la simulación de errores se obtiene una medida cuantitativa de la calidad del banco de pruebas, llamada cobertura de errores. la cobertura de erroes indica el grado de comprobación que realiza dicho banco de pruebas sobre la funcionalidad del circuito. Asimismo, se genera una lista de errores no detectados, que indica al diseñador las zonas del codigo que no han sido suficientemente probadas. para la realización de la simulación de errores en vhdl, se han estudiado las tecnicas de simulación de fallos, con el fin de adaptar las mejores estrategias de esta a la simulación de errores. Se han
Datos académicos de la tesis doctoral «Estrategia de validación funcional de circuitos digitales descritos en vhdl sintetizable basada en modelos de error«
- Título de la tesis: Estrategia de validación funcional de circuitos digitales descritos en vhdl sintetizable basada en modelos de error
- Autor: Celia Lopez Ongil
- Universidad: Politécnica de Madrid
- Fecha de lectura de la tesis: 21/02/2000
Dirección y tribunal
- Director de la tesis
- Teresa Riesgo Alcaide
- Tribunal
- Presidente del tribunal: salvador Bracho del pino
- Antonio Nuñez ordoñez (vocal)
- Emilio Olías ruiz (vocal)
- Antonio Jesús Torralba silgado (vocal)