Tesis doctoral de Román Mozuelos García
La demanda de sistemas con mayores prestaciones impuesta por las actuales aplicaciones en el mundo de la salud y bienestar, transporte y movilidad, seguridad, medio ambiente, comunicaciones, computadoras, entretenimiento etc. Han estimulado la integración de diferentes tipos de bloques funcionales en el mismo substrato de silicio (soc) o la inclusión de varios chips en el mismo empaquetado (sip). La utilización de componentes modulares simplifica y acorta el proceso de diseño trasladando gran parte del coste al test de los diversos bloques del sistema. desde hace tiempo, se aplican métodos de test estructurales en los bloques digitales y los módulos de memoria donde se generan el conjunto de vectores de test óptimo capaz de conseguir una alta cobertura de fallos. El objetivo no es tanto verificar la funcionalidad del circuito sino detectar la presencia de defectos físicos a través de su efecto en comportamiento del circuito. La efectividad del test estructural depende de la precisión con que se modele el comportamiento eléctrico asociado al defecto físico, por lo que es importante un estudio en profundidad de este proceso. en la etapa de diseño se incluyen técnicas para facilitar el test de los módulos empotrados (dft). En el mundo digital, las técnicas predominantes, consisten en añadir líneas dedicadas para mejorar el acceso (bus de test) y desarrollar bloques autónomos que apliquen las señales de test y procesen los datos resultantes (bist). sin embargo, en los bloques analógicos y mixtos los métodos de test más frecuentes se siguen basando en la verificación de sus especificaciones funcionales. La dificultad de acceso a estos bloques junto con el aumento de los requerimientos de los equipos de medida para procesar apropiadamente las señales, cada vez más complejas, son factores importantes en el incremento del coste del test. Por tanto, al igual que en los módulos digitales, los bloques analógicos también se pueden beneficiar del desarrollo de test estructurales y la aplicación de técnicas de diseño que permitan realizar un primer tratamiento de los datos de test dentro del mismo circuito integrado. el proceso de test no sólo debe verificar el circuito sino también garantizar su fiabilidad durante el tiempo previsto de funcionamiento. La reducción de la mortandad temprana de los circuitos integrados se consigue acelerando la activación de los defectos inducidos por el proceso de fabricación, tradicionalmente se hace funcionar al circuito bajo condiciones de alta temperatura y tensión. Diversos estudios han mostrado que un proceso más económico como la medida del consumo de corriente es un mecanismo útil para revelar la presencia de defectos que en ocasiones provocan niveles de tensión erróneos y en otros casos comprometen la fiabilidad del sistema acortando su tiempo de vida útil. en esta tesis proponemos un método de diseño para test orientado hacia circuitos mixtos empotrados. El método de test está basado en el análisis del consumo de corriente (iddx) donde no sólo se analiza la componente estacionaria sino que se presta una atención especial a las componentes dinámicas de la corriente debido a su mayor sensibilidad a la presencia de defectos. con objeto de procesar adecuadamente la información de los transitorios de corriente, la medida se efectúa internamente integrando dentro del chip un bloque sensor de corriente (bics) junto al circuito bajo test (cut). De este modo, se minimiza el efecto distorsionador de las capacidades e inductancias asociadas a los pads de entrada/salida, al empaquetamiento y a los elementos de la placa de circuito impreso. en la tesis se describe el diseño de varios bloques que realizan el muestreo de la corriente de alimentación. Se detalla la adaptación del bics al tipo de circuito muestreado (digital, analógico continuo o analógico conmutado) y se desarrolla una modificación del sensor para otorgar más peso específico a las componentes de alta frecuencia de la corriente. el método de test estructural propuesto busca disminuir el tiempo necesario para realizar el test y reducir la complejidad de los equipos de medida comúnmente utilizados en el test analógico. Por ello, el circuito sensor de corriente realiza un procesado de la información para proporciona una firma digital que codifica el funcionamiento del circuito. Aunque en ocasiones es necesario caracterizar las prestaciones funcionales de circuitos mixtos después del empaquetado bien por requerimientos del cliente o del propio fabricante, las reducidas demandas de equipamiento del test que necesita el método estructural de test propuesto, lo hacen adecuado para su aplicación a nivel de oblea al permitir clasificar fácilmente los chips antes de su integración en el sip. la idea de analizar una magnitud física dentro del chip como base del test se puede extender a diferentes clases de circuitos. Así, sistemas analógicos utilizados en el procesado discreto de la señal como son los circuitos de capacidades conmutadas (sc) se pueden verificar midiendo la transferencia de carga que se efectúa durante las diversas fases de la señal de reloj. La tesis también incluirá una propuesta de test de circuitos sc utilizando un circuito sensor de carga. se ha utilizado una evaluación de fallos para valorar la eficacia de la propuesta de test. En esta técnica se inyecta la representación eléctrica de un defecto físico, conocido como fallo, en el circuito bajo test para evaluar su influencia tanto en la firma digital proporcionada por el bics (test propuesto) como en las prestaciones del cut (test estructural estándar). Cuando los valores obtenidos para el circuito con fallo se desvían del esperado para el circuito libre de fallo más allá de un límite establecido, se considera que el defecto es detectable. Este proceso permite comparar las figuras de cobertura del método de test de corriente dinámica que proponemos con aproximaciones de test más tradicionales ya establecidas en la industria. el método de test basado en el sensor de corriente también se ha validado experimentalmente mediante el diseño y fabricación de varios circuitos de prueba (convertidor digital-analógico, amplificador operacional, celdas de memoria de corriente, integrador sc) junto con diversas implementaciones de los sensores de corriente y carga. la tesis se organiza de la siguiente forma. En este primer capítulo se revisan los métodos de test de corriente, tanto estacionaria iddq como transitoria iddt, y las ventajas que asociadas a la medida interna de dicha corriente. en el segundo capítulo se presenta el modelo de fallos que posteriormente se aplicará en la evaluación del método de test. Se establece la relación entre el defecto físico, su mecanismo de aparición y el modelo eléctrico que mejor describe su influencia en el funcionamiento del circuito. También se estudian los procedimientos por el cual fluctuaciones en el proceso de fabricación inducen variaciones en los parámetros eléctricos del circuito y la manera de modelar los fallos paramétricos en que pueden acabar degenerando cuando provocan un funcionamiento erróneo del circuito. el tercer capítulo presenta el método de test propuesto en la tesis. Está basado en el análisis de la corriente de alimentación iddx del circuito bajo test. Para ello se integra junto al cut un sensor de corriente que realiza el muestreo dentro del chip de la corriente con objeto de obtener una buena resolución de la magnitud medida. Se describe el diseño y las prestaciones de varias estructuras del bics, así como el método de acoplamiento y su influencia en el circuito bajo test. el capítulo cuatro presenta los circuitos de prueba diseñados para evaluar la eficiencia del método de test de corriente transitoria. Se incluyen los módulos digitales formados por el banco de registro y la lógica de selección de un convertidor digital-analógico (dac). Los bloques analógicos continuos consisten en la sección analógica del dac en modo corriente, un buffer de tensión y un amplificador operacional. También, se estudia la aplicación del test iddx a circuitos conmutados, utilizando celdas de corriente s2i. De todos los circuitos se muestra el proceso de diseño y las medidas obtenidas en los prototipos fabricados. en el capítulo quinto se desarrolla la evaluación de fallos para estudiar la eficiencia del test de corriente transitoria propuesto. Se analiza la habilidad de las diversas implementaciones del sensor de corriente para detectar fallos en los módulos digitales y los bloques analógicos. Los resultados se comparan con las coberturas de fallos obtenidos para un conjunto de test estructurales. en el capítulo sexto se presenta un método de test basado en el análisis de la transferencia de carga que circula por los circuitos sc. Para ello se integra junto al cut un módulo sensor de carga con objeto de obtener una buena resolución de la magnitud medida. Se describe el diseño, el acoplamiento al cut y se caracterizan las prestaciones del sensor de carga. También se realiza una evaluación de fallos para estimar la eficiencia del método de test por último se presentan las conclusiones del presente trabajo, exponiéndose las aportaciones más importantes y se realizan sugerencias para futuras líneas de investigación.
Datos académicos de la tesis doctoral «Test basado en sensores de corriente internos para circuitos integrados mixtos (analógicos-digitales)«
- Título de la tesis: Test basado en sensores de corriente internos para circuitos integrados mixtos (analógicos-digitales)
- Autor: Román Mozuelos García
- Universidad: Cantabria
- Fecha de lectura de la tesis: 17/09/2009
Dirección y tribunal
- Director de la tesis
- Salvador Bracho Del Pino
- Tribunal
- Presidente del tribunal: joan Figueras pí mies
- eugeni García moreno (vocal)
- joí£o paulo cacho Teixeira (vocal)
- adoración Rueda rueda (vocal)