Tesis doctoral de Sonia López Alarcón
Null el propósito de esta tesis es la mejora del rendimiento y la equidad de procesadores simultaneous multithreading, smt, mediante un uso más eficiente de la jerarquía de memoria. La jerarquía de memoria propuesta adapta dinámicamente el tamaño ye l tie mpo de acceso a los requisitos cambiantes de la carga de trabajo, mediante la evaluación de las necesidades con respecto a las memorias cache en tiempo de ejecución. La decisión de reconfiguración se lleva a cabo mediante un algoritmo de control que alcanza el mejor rendimiento posible, independientemente del número de hebras en ejecución. En nuestro trabajo demostramos que minimizar el tiempo de acceso a la memoria cache no es siempre la mejor técnica para mejorar rendimiento. Al contrario, cua ndo el número de hebras en ejecución es alto, el mejor rendimiento se alcaza maximizando la tasa de acceso a la memoria cache.
Datos académicos de la tesis doctoral «Memorias cache adaptativas en procesadores smt (adaptative cache memories for smt processors)«
- Título de la tesis: Memorias cache adaptativas en procesadores smt (adaptative cache memories for smt processors)
- Autor: Sonia López Alarcón
- Universidad: Complutense de Madrid
- Fecha de lectura de la tesis: 17/03/2009
Dirección y tribunal
- Director de la tesis
- Antonio Oscar Garnica Alcazar
- Tribunal
- Presidente del tribunal: José ignacio (secretario) Hidalgo perez
- (vocal)
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