Tesis doctoral de Velasco Gonzalez Antonio Jose
En este trabajo se muestra que la generación automática de layout es una alternativa viable para la obtención del layout final de un circuito. Se elimina la necesidad de bibliotecas de celdas, y por tanto, la síntesis lógica deja de estar limitada a las funciones disponibles en dichas bibliotecas. se ha desarrollado la herramienta playgen, que se ha incorporado en un flujo de diseño que permite transformar descripciones lógicas de alto nivel en layout. Esta herramienta incorpora una nueva estrategia para maximizar el número de conexiones por adyacencia entre pares de transistores. La fase de dimensionamiento incorpora un modelo rc distribuido con extracción empirica de parámetros que consigue errores inferiores al 10%. Se han tenido en cuenta los elementos de disipación de potencia, con reducciones entre el 2% y el 12%. El posicionamiento de las celdas se realiza con una versión mejorada de «stochastic evolutión», que consigue reducciones en la función de coste del 12% respecto a los circuitos obtenidos mediante tw6.0.
Datos académicos de la tesis doctoral «Performance driven layout generation for logic blocks.«
- Título de la tesis: Performance driven layout generation for logic blocks.
- Autor: Velasco Gonzalez Antonio Jose
- Universidad: Autónoma de barcelona
- Fecha de lectura de la tesis: 01/01/1998
Dirección y tribunal
- Director de la tesis
- Jordi Carrabina Bordoll
- Tribunal
- Presidente del tribunal: Joan Figueras Pí mies
- Jordi Riera Baburej (vocal)
- Daniel Auvergne (vocal)
- LLuis Teres Teres (vocal)