Tesis doctoral de Yolanda Lechuga Solaegui
El diseño de socs heterogéneos se impone, actualmente, para muchas aplicaciones, lo que implica la implementación conjunta de diferentes tipos de tecnologías. Este hecho, junto con el aumento del nivel de integración de dichos sistemas, por causa del escalado impuesto por la evolución tecnológica de los últimos años, plantea un importante reto, no sólo al diseño de circuitos integrados, sino también al test de los mismos, puesto que éste no debe perder de vista sus objetivos fundamentales de eficiencia y coste razonable. en los circuitos analógicos y mixtos las metodologías generales de test son escasas y poco aceptadas de forma universal; y la mayor parte de los esfuerzos se orientan hacia técnicas desarrolladas específicamente para su uso sobre un tipo de circuito concreto, tratando de complementar los resultados obtenidos con las ya existentes. La mayoría de estos métodos se basan en la verificación funcional, para comprobar el cumplimiento de especificaciones, bajo las condiciones de operación impuestas por la aplicación concreta para la que los circuitos están destinados. a pesar de que el test funcional, o basado en especificaciones, es el tipo de test dominante en la actualidad para su aplicación, a nivel industrial, sobre circuitos mixtos, en las universidades y centros de investigación está creciendo el interés por el desarrollo de metodologías de test estructural, o basado en fallos, motivado por la experiencia previa en la evolución de los sistemas digitales. La principal ventaja potencial radica en la reducción del tiempo y coste del test. Este ahorro se basa en el hecho de que las estrategias de tipo funcional no tienen en cuenta todas las posibles condiciones de operación del circuito, ni evitan el empleo de costosos sistemas de almacenamiento y procesado de datos, así como de técnicas de generación de estímulos con unos determinados requerimientos de precisión, por lo general, bastante elevados. Sin embargo, como contrapartida, la efectividad del test estructural depende de la precisión de los modelos de fallos aplicados, por lo que el estudio en profundidad de los mismos resulta clave. por otro lado, aunque el diseño y el test, especialmente en el caso de circuitos analógicos, han sido, tradicionalmente, tareas separadas, actualmente, se extiende la necesidad de ligar, cada vez más, ambos procesos, a través del diseño para test, (design for test, dft). Este concepto, introducido para el dominio digital, tiene como objetivo reducir la complejidad del test y el coste asociado mediante la consideración de las necesidades del test de un sistema a lo largo del proceso de diseño. En este sentido, una solución a la creciente complejidad y coste, asociados a los actuales equipamientos de test, consiste en mover parte de sus recursos (evaluación y/o generación de señal) al interior del chip, es decir, implementar métodos de autotest integrado (built-in self test, bist). De hecho, las técnicas bist son, en el fondo, métodos dft, en el sentido de que deben contemplarse durante la fase de diseño del circuito, para incluir el hardware extra necesario para dicha evaluación y/o generación de señal. basándonos en lo dicho hasta ahora, podemos decir que un esquema dft o bist estructural puede reducir los requerimientos en cuanto a la generación del estímulo de test y la evaluación de respuestas, en comparación con uno de tipo funcional. En un bist estructural se emplean señales simples que no necesitan una calibración avanzada (dc, rampas, ondas cuadradas,…), O incluso señales generadas por el propio circuito, para excitar los fallos y observar sus efectos, por medio de una circuitería adicional, idealmente, los más sencilla posible. partiendo de las posibles ventajas que puede aportar la implementación dentro del chip de estrategias de test de tipo estructural, se ha planteado el objetivo principal de esta tesis que consiste en el desarrollo y evaluación de metodologías de test estructural dft, aplicados a circuitos mixtos de complejidad y prestaciones crecientes, basadas en el análisis de las desviaciones sufridas por tensiones/corrientes internas del circuito ante la presencia de un fallo. para la consecución de este objetivo se han analizado dos tipos de circuitos: discretos de corrientes conmutadas si, y continuos que operan con bajos incrementos de tensión, focalizados sobre los convertidores analógico-digitales de alta velocidad. En el primer caso, dado que los circuitos discretos de corrientes conmutadas operan con corrientes dinámicas, debido a su propio principio de funcionamiento, se ha desarrollado y comprobado la validez de un método de test estructural, basado en el análisis de estas corrientes dinámicas a través de un sensor dinámico de corriente (built-in dynamic current sensor, o bidcs). Para el segundo tipo de circuito, entre los que hemos destacado los adcs de alta velocidad, se ha escogido un adc doblado e interpolado para desarrollar y validar una técnica dft estructural, con el objetivo de su extensión futura a una estrategia bist, que se basa en la medida de desviaciones relativas entre las tensiones muestreadas en nudos internos del adc, correspondientes a bloques análogos adyacentes, donde se concentran la mayor parte de las aportaciones originales. tal y como se ha hecho constar, la precisión del modelo de fallos es importante para otorgar validez a los resultados de simulación obtenidos en la evaluación de cualquier técnica de test estructural aplicada a circuitos analógicos. Por tanto, y como paso previo al desarrollo del objetivo de esta tesis, se ha realizado un estudio, lo más avanzado posible, sobre los mecanismos que dan origen a la aparición de los defectos, desde el punto de vista del entorno tecnológico actual. Este análisis nos llevará a la definición de un modelo de fallos, aplicable a los circuitos analógicos empleados como cuts (circuit under test) en esta tesis, y extrapolable a posibles diseños futuros, realizados utilizando tecnologías cmos deep-submicron y nanométricas. el trabajo realizado, en cuanto a la validación del método de test estructural basado en la monitorización de las corrientes dinámicas de alimentación con un bidcs, se puede dividir en tres etapas: en la primera, partiendo de una primera versión de sensor de corriente, que detectaba incrementos y disminuciones de la corriente de alimentación, se ha elegido como cut un bloque básico (building-block) construido con celdas de memoria de corrientes conmutadas del tipo s2i cascode, para comprobar sobre él la validez de una estrategia de monitorización de la corriente de alimentación. Posteriormente, se ha diseñado y evaluado un sensor dinámico de corriente o bidcs, conectado mediante un espejo de corriente a la celda de memoria, para detectar los fallos que aparezcan en ella. Este sensor mejorado incluye la capacidad de analizar los transitorios que se produzcan en la corriente cuando el circuito pasa de una sub-fase de reloj a la siguiente. En la segunda etapa, se ha probado la operación de dicho sensor sobre un circuito de prueba (benchmark) discreto, formado por celdas s2i, y sobre un circuito de prueba continuo, para comparar los resultados obtenidos, y evaluar la eficacia del método en ambos casos. En la última etapa, se ha incrementado la complejidad del cut, eligiendo dos convertidores analógico-digitales de tipo algorítmico cíclico, construidos a partir de celdas de memoria si, para así establecer la validez del método, y del sensor diseñado, sobre circuitos fabricados. Destacan como aportaciones originales, además de la principal, que es el propio desarrollo de la estrategia dft de test estructural: – el uso e implementación de un bidcs, basado en un girador, (que emula el comportamiento de una inductancia) para monitorizar la corriente dinámica de alimentación y detectar la presencia de fallos en el cut. – la validación del método sobre diferentes circuitos de diversa complejidad, incluyendo un circuito de prueba fabricado. – la monitorización para circuitos complejos, de la corriente de alimentación de una única celda, ¿idd, aprovechando los mecanismos de reflexión de fallos entre celdas adyacentes. en lo que respecta al método de test estructural aplicado a circuitos que operan con bajos incrementos de tensión, como es un adc doblado e interpolado, se ha diseñado y desarrollado una nueva técnica dft. Este método consiste en muestrear varios nudos internos del circuito y obtener una medida de su desviación relativa con respecto a los valores correspondientes en el caso libre de fallo. Dado que las medidas de valores absolutos de tensión en los nudos internos del convertidor son fuertemente dependientes de la dispersión de parámetros de proceso, para disminuir su influencia, nos centramos en la medida de las variaciones relativas que aparecen entre dichos nudos. El desarrollo de este método de test dft estructural ha seguido varias etapas, que dan lugar a tres aportaciones originales: – se ha diseñado un circuito dft que lleve a cabo el muestreo de varios nudos internos del circuito para obtener una medida de su desviación relativa con respecto a los valores correspondientes al caso libre de fallo. – se ha desarrollado un modelo de comportamiento a alto nivel bajo el entorno matlab/simulink, tanto del adc, como del dft, para la optimización del diseño del convertidor y una primera evaluación de validez del método de test. – se han establecido los límites de test óptimos de nuestro método, que maximizan la cobertura de fallos, mediante el uso de una plataforma cat (computer-aided-test) para la evaluación, inyección y simulación de fallos catastróficos, sobre una implementación a nivel transistor. esta tesis se organiza del siguiente modo: en el capítulo 1 se ha presentado, brevemente, la problemática asociada al test de circuitos mixtos, impuesta por la evolución tecnológica actual, bajo el entorno del alto nivel de integración y de la heterogeneidad de los circuitos que componen los socs. También se define el objetivo principal de esta tesis, que consiste en la implementación y validación de métodos de test dft estructural, y su aplicación a dos tipos de circuitos: discretos si, y continuos, entre los que destacamos los adcs de alta velocidad. en el capítulo 2, después de introducir los mecanismos físicos de aparición de defectos, se pasa al modelado de los fallos, derivados de los anteriores, y su efecto en el comportamiento eléctrico del dispositivo y/o línea afectados. De esta manera, el modelo construido permitirá, posteriormente, realizar una simulación de fallos, y evaluar cualquier metodología de test que se quisiera aplicar. Este modelo distingue tres categorías de fallos: tipo puente o cortocircuitos, abiertos, y paramétricos, diferenciando estos últimos entre intrínsecos y extrínsecos. en el capítulo 3 se incluye una introducción a la técnica de diseño si, así como la exposición de la estrategia de test propuesta, basada en la implementación de un sensor dinámico de corriente. Finalmente, se exponen los resultados obtenidos sobre los distintos tipos de circuitos empleados en cada una de las tres etapas de desarrollo de esta metodología de test dft estructural. en el capítulo 4 se introducen los métodos principales que se emplean para extraer los parámetros clave y especificaciones que son, normalmente, el objetivo del test de convertidores a/d; así como las soluciones potenciales para implementar, tanto un auto-test completo, como para una migración de recursos de test desde el equipamiento exterior al interior del circuito. En este sentido, se ha prestado particular atención al estudio del «estado del arte» de técnicas de test funcional y estructural de adcs, publicadas en los últimos tres años, implementadas (o que admiten extensión) como estrategias bist. el capítulo 5 presenta el método de test estructural, basado en un circuito dft, cuya capacidad de detección ha sido evaluada sobre un convertidor analógico-digital doblado e interpolado. En este apartado se incluye una introducción del adc doblado e interpolado, así como la descripción de los bloques que lo forman; el modelo de comportamiento a alto nivel bajo el entorno matlab/simulink, tanto del adc, como del dft, la plataforma cat (computer-aided-test); y los resultados de simulación obtenidos. por último, se han planteado las conclusiones de este trabajo, en el que se resaltan las aportaciones más importantes, y se señalan las posibles líneas de trabajo futuro.
Datos académicos de la tesis doctoral «Métodos de test estructural aplicados a circuitos mixtos de altas prestaciones«
- Título de la tesis: Métodos de test estructural aplicados a circuitos mixtos de altas prestaciones
- Autor: Yolanda Lechuga Solaegui
- Universidad: Cantabria
- Fecha de lectura de la tesis: 11/09/2009
Dirección y tribunal
- Director de la tesis
- María Del Mar Martínez Solórzano
- Tribunal
- Presidente del tribunal: José Luis Huertas diaz
- teresa Riesgo alcaide (vocal)
- salvador Mir bernardo (vocal)
- michel Renovell (vocal)