Tesis doctoral de Koldo Tomasena Arriaga
La complejidad de los sistemas electrónicos modernos está aumentando para satisfacer las necesidades del mercado. Sin embargo, las herramientas de diseño electrónico actuales no pueden gestionar este crecimiento de la complejidad de manera eficiente. Esta pérdida de productividad se conoce como brecha de diseño. para hacer frente a la brecha de diseño, se requieren herramientas y lenguajes de diseño electrónico a nivel de sistema para permitir la creación de especificaciones ejecutables de alto nivel de abstracción. En este contexto, el lenguaje systemc se ha convertido en el estándar de facto para crear modelos ejecutables de sistemas electrónicos. Systemc proporciona recursos para modelar sistemas electrónicos en una amplia gama de niveles de abstracción, desde el nivel rtl hasta el modelado a nivel de transacciones (tlm). Tlm se ha propuesto para la definición temprana de sistemas, exploración de arquitecturas, el desarrollo de software y el diseño de plataformas. las soluciones basadas en systemc-tlm resuelven parcialmente la brecha de diseño. Sin embargo, como se indica en los últimos informes publicados por la international technology roadmap para semiconductores (itrs), la brecha de diseño sigue siendo un problema sin resolver. Recientemente, se ha propuesto la metodología de diseño basado en modelos (mdd) para aumentar el nivel de abstracción por encima de tlm y automatizar los procesos que producen especificaciones ejecutables de los sistemas electrónicos. Mdd captura toda la información del sistema que está siendo diseñado en modelos visuales. el objetivo principal de este trabajo de investigación es proponer una metodología y un entorno para ayudar en el diseño de la arquitectura y en la verificación funcional de sistemas electrónicos descritos en systemc. Este trabajo hace varias contribuciones a los procesos de diseño y verificación de sistemas electrónicos modernos. en primer lugar, se ha propuesto una metodología y un entorno para aplicar las técnicas de verificación basada en aserciones (abv) a los modelos de sistema systemc-tlm de alto nivel de abstracción. Además, se ha proporcionado un lenguaje de especificación de aserciones (asl) flexible para permitir a los ingenieros de verificación escribir con facilidad aserciones para sistemas electrónicos. a continuación, se ha propuesto un entorno integrar algoritmos de matlab en un modelo systemc de forma simple y eficiente. Esta propuesta permite la construcción de modelos ejecutables, donde la arquitectura se describe en systemc tlm-y los algoritmos se describen en matlab. por último, se han propuesto una metodología y un entorno de modelado basados en mdd con el fin de traducir los sistemas electrónicos descritos mediante sysml en código ejecutable systemc-tlm. El objetivo principal de esta solución mdd es definir formalmente la semántica de los diagramas de estado y diagramas de actividad de sysml utilizando como modelos de computación (moc) las máquinas de estado finitos (fsm) y los flujos de datos síncronos (sdf), respectivamente. Una nueva herramienta llamada assyst implementa la formalización propuesta y automatiza la generación de código fuente systemc-tlm. las metodologías y herramientas propuestas se han aplicado con éxito en el proyecto europeo confidence, que ha sido dirigido y coordinado por el centro de estudios e investigaciones técnicas de gipuzkoa (ceit). El proyecto confidence ha sido empleado para validar las aportaciones de esta tesis y demostrar sus beneficios. en este trabajo de investigación se ha creado un entorno de desarrollo integrado, potente y flexible con el fin de simular y verificar los sistemas electrónicos a partir de un nivel de abstracción muy alto. Gracias a las contribuciones propuestas, el diseño de la arquitectura del sistema, el ajuste de la algoritmia y la verificación funcional se pueden realizar de manera eficiente en etapas tempranas del proceso de desarrollo.
Datos académicos de la tesis doctoral «A methodology and framework to assist in the architecture design and functional verification of complex electronics systems«
- Título de la tesis: A methodology and framework to assist in the architecture design and functional verification of complex electronics systems
- Autor: Koldo Tomasena Arriaga
- Universidad: Navarra
- Fecha de lectura de la tesis: 12/07/2013
Dirección y tribunal
- Director de la tesis
- Igone Velez Isasmendi
- Tribunal
- Presidente del tribunal: andres Garcia alonso montoya
- jon Legarda macon (vocal)
- Miguel Soto rodríguez (vocal)
- Francisco Javierdel Pino suarez (vocal)