Tesis doctoral de Davide Brandano
El aumento de la capacidad de memoria en los dispositivos móviles está impulsando la necesidad de equipos de alta velocidad de trasferencia de datos. La banda de 7 ghz alrededor de 60 ghz ofrece la oportunidad de multi-gigabit/sec de comunicación inalámbrica. Eso constituye una gran oportunidad para el desarrollo de la próxima generación de dispositivos de alta definición (hd). En las últimas dos décadas hubo una proliferación de topologías de oscilador controlado por tensión (vco) y divisor de frecuencia (fd) en silicio, pero implementar vco y fd de alto rendimiento para aplicaciones a 60 ghz en cmos es hoy un gran desafío. Una razón clave es la imprecisión de los modelos de los dispositivos cmos activos y pasivos en banda milimétrica (mm-w). Tres ejes siguen siendo objeto de la investigación sobre transceptores a 60 ghz en cmos: la generación de la señal del oscilador local (lo) (1), su división en el lazo cerrado del bucle de enganche de fase (pll) (2) y su distribución (3). En esta tesis se tratan estos tres temas críticos. Se presenta el diseño de un fd por 2 en tecnología cmos 65 nm. El fd es apto para trabajar en el pll de un transceptor a conversión directa para aplicaciones en mm-w. Puntos críticos como variaciones de proceso, voltaje y temperatura (pvt), simulaciones electromagnéticas (em) y consumo son considerados con el fin de seleccionar y diseñar un fd con alto rango de división. Un vco de 60 ghz es co-diseñado e integrado en el mismo chip, con el fin de proporcionar la señal de entrada al fd. El vco y el fd son circuitos clave en el pll; ambos forman sus bloques críticos, dado que trabajan a la frecuencia más alta. El fd a enganche por inyección (ilfd) ha sido elegido como el fd óptimo para ser insertado en el circuito de control de un pll a mm-w para receptores a conversión directa, por los requerimientos de bajo consumo y alta velocidad. La desventaja de la tipología de ilfd es el ancho de banda que implica un rango de enganche limitado para las aplicaciones a mm-w, considerando las variaciones de pvt. Se presenta una primera versión de ilfd por 2 con el fin de proponer una metodología de simulación del estado de enganche del ilfd. Para diseñar un ilfd con bajo consumo y alto rango de enganche, se han analizado diferentes alternativas de alto/bajo q del tanque del ilfd y esquemas de inyección. Finalmente un ilfd por 2 a 60 ghz con sintonización discreta de 3-bit es diseñado utilizando un banco de varactores escalados binariamente para compensar las variaciones de pvt. Este ilfd está integrado en el mismo chip con un lc-vco a 60 ghz de 4-bit. El circuito completo permite la medición de cada bloque independientemente y trabajando juntos. El co-diseño del vco y del ilfd se ha realizado modelando los dispositivos pasivos, parásitos y líneas de transmisión con simulaciones em. Los modelos de inductores proporcionados por la fundición están calificados hasta 40 ghz, por lo que las simulaciones em son indispensables para el análisis post-layout. Las variaciones pvt se han simulado antes de la fabricación y en base a los resultados obtenidos, se ha patentado un pll robusto a dichas variaciones, incluyendo un circuito de calibración de frecuencia. El chip de prueba se ha medido en los laboratorios del cea-leti (grenoble). El principio de funcionamiento del circuito completo y la optimización de los compromisos para la topología de ilfd seleccionada, han sido demostrados. Aunque los resultados experimentales no están completamente de acuerdo con las simulaciones, debido a inexactitudes de modelado, la técnica propuesta ha sido validada con simulaciones posteriores a la medición. Como se ha demostrado, el rango de enganche de un ilfd por 2 de bajo consumo con sintonización discreta puede mejorar aumentando la eficiencia de la inyección, sin aumentar el consumo y el área de chip. Un lc-vco a 60 ghz con 4 bits y rango ancho de sintonización para aplicaciones en mm-w se ha co-diseñado utilizando la tecnología cmos 65 nm.
Datos académicos de la tesis doctoral «Design of frequency divider with voltage controlled oscillator for 60 ghz low power phase-locked loops in 65 nm rf cmos«
- Título de la tesis: Design of frequency divider with voltage controlled oscillator for 60 ghz low power phase-locked loops in 65 nm rf cmos
- Autor: Davide Brandano
- Universidad: Politécnica de catalunya
- Fecha de lectura de la tesis: 09/03/2012
Dirección y tribunal
- Director de la tesis
- José Luis Gonzalez Jimenez
- Tribunal
- Presidente del tribunal: joan Figueras pí mies
- domine Leenaerts (vocal)
- (vocal)
- (vocal)